// ****************************************************************************** 
// Copyright     :  Copyright (C) 2018, Hisilicon Technologies Co. Ltd.
// File name     :  hipciec_ap_iob_rx_odr_reg_reg_offset_field.h
// Project line  :  Platform And Key Technologies Development
// Department    :  CAD Development Department
// Author        :  xxx
// Version       :  1.0
// Date          :  2017/10/24
// Description   :  The description of xxx project
// Others        :  Generated automatically by nManager V4.2 
// History       :  xxx 2018/03/16 18:03:14 Create file
// ******************************************************************************

#ifndef __HIPCIEC_AP_IOB_RX_ODR_REG_REG_OFFSET_FIELD_H__
#define __HIPCIEC_AP_IOB_RX_ODR_REG_REG_OFFSET_FIELD_H__

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ORDER_QUEUE_MODE_0_LEN    2
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ORDER_QUEUE_MODE_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ORDER_QUEUE_MODE_1_LEN    2
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ORDER_QUEUE_MODE_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ORDER_QUEUE_MODE_2_LEN    2
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ORDER_QUEUE_MODE_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_PORT_DISPATCH_TO_QUEUE_0_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_PORT_DISPATCH_TO_QUEUE_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_PORT_DISPATCH_TO_QUEUE_1_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_PORT_DISPATCH_TO_QUEUE_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_PORT_DISPATCH_TO_QUEUE_2_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_PORT_DISPATCH_TO_QUEUE_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_ODR_P_BRESP_MODE_0_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_ODR_P_BRESP_MODE_0_OFFSET 7
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_GEN_CPL_MODE_0_LEN        1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_GEN_CPL_MODE_0_OFFSET     6
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_P_ODR_MODE_0_LEN          2
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_P_ODR_MODE_0_OFFSET       4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_CPL_ODR_MODE_0_LEN        2
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_CPL_ODR_MODE_0_OFFSET     2
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NP_ODR_MODE_0_LEN         2
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NP_ODR_MODE_0_OFFSET      0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_ODR_P_BRESP_MODE_1_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_ODR_P_BRESP_MODE_1_OFFSET 7
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_GEN_CPL_MODE_1_LEN        1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_GEN_CPL_MODE_1_OFFSET     6
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_P_ODR_MODE_1_LEN          2
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_P_ODR_MODE_1_OFFSET       4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_CPL_ODR_MODE_1_LEN        2
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_CPL_ODR_MODE_1_OFFSET     2
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NP_ODR_MODE_1_LEN         2
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NP_ODR_MODE_1_OFFSET      0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_ODR_P_BRESP_MODE_2_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_ODR_P_BRESP_MODE_2_OFFSET 7
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_GEN_CPL_MODE_2_LEN        1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_GEN_CPL_MODE_2_OFFSET     6
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_P_ODR_MODE_2_LEN          2
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_P_ODR_MODE_2_OFFSET       4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_CPL_ODR_MODE_2_LEN        2
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_CPL_ODR_MODE_2_OFFSET     2
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NP_ODR_MODE_2_LEN         2
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NP_ODR_MODE_2_OFFSET      0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_SBM_RESP_ERR_INJECT_0_LEN             1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_SBM_RESP_ERR_INJECT_0_OFFSET          17
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_SBM_DATA_ERR_INJECT_0_LEN             1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_SBM_DATA_ERR_INJECT_0_OFFSET          16
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_SBM_ECC_ERR_INJECT_0_LEN              2
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_SBM_ECC_ERR_INJECT_0_OFFSET           14
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_PCPL_SBM_ECC_ERR_INJECT_0_LEN             2
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_PCPL_SBM_ECC_ERR_INJECT_0_OFFSET          12
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NP_HDR_ADDR_SRAM_ECC_ERR_INJECT_0_LEN     2
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NP_HDR_ADDR_SRAM_ECC_ERR_INJECT_0_OFFSET  10
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_P_HDR_ADDR_SRAM_ECC_ERR_INJECT_0_LEN      2
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_P_HDR_ADDR_SRAM_ECC_ERR_INJECT_0_OFFSET   8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_SRAM_ECC_ERR_INJECT_RESERVED_0_LEN        2
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_SRAM_ECC_ERR_INJECT_RESERVED_0_OFFSET     6
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NP_HDR_ATTR_SRAM_ECC_ERR_INJECT_0_LEN     2
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NP_HDR_ATTR_SRAM_ECC_ERR_INJECT_0_OFFSET  4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_P_HDR_ATTR_SRAM_ECC_ERR_INJECT_0_LEN      2
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_P_HDR_ATTR_SRAM_ECC_ERR_INJECT_0_OFFSET   2
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_CPL_HDR_ATTR_SRAM_ECC_ERR_INJECT_0_LEN    2
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_CPL_HDR_ATTR_SRAM_ECC_ERR_INJECT_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_SBM_RESP_ERR_INJECT_1_LEN             1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_SBM_RESP_ERR_INJECT_1_OFFSET          17
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_SBM_DATA_ERR_INJECT_1_LEN             1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_SBM_DATA_ERR_INJECT_1_OFFSET          16
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_SBM_ECC_ERR_INJECT_1_LEN              2
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_SBM_ECC_ERR_INJECT_1_OFFSET           14
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_PCPL_SBM_ECC_ERR_INJECT_1_LEN             2
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_PCPL_SBM_ECC_ERR_INJECT_1_OFFSET          12
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NP_HDR_ADDR_SRAM_ECC_ERR_INJECT_1_LEN     2
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NP_HDR_ADDR_SRAM_ECC_ERR_INJECT_1_OFFSET  10
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_P_HDR_ADDR_SRAM_ECC_ERR_INJECT_1_LEN      2
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_P_HDR_ADDR_SRAM_ECC_ERR_INJECT_1_OFFSET   8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_SRAM_ECC_ERR_INJECT_RESERVED_1_LEN        2
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_SRAM_ECC_ERR_INJECT_RESERVED_1_OFFSET     6
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NP_HDR_ATTR_SRAM_ECC_ERR_INJECT_1_LEN     2
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NP_HDR_ATTR_SRAM_ECC_ERR_INJECT_1_OFFSET  4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_P_HDR_ATTR_SRAM_ECC_ERR_INJECT_1_LEN      2
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_P_HDR_ATTR_SRAM_ECC_ERR_INJECT_1_OFFSET   2
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_CPL_HDR_ATTR_SRAM_ECC_ERR_INJECT_1_LEN    2
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_CPL_HDR_ATTR_SRAM_ECC_ERR_INJECT_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_SBM_RESP_ERR_INJECT_2_LEN             1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_SBM_RESP_ERR_INJECT_2_OFFSET          17
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_SBM_DATA_ERR_INJECT_2_LEN             1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_SBM_DATA_ERR_INJECT_2_OFFSET          16
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_SBM_ECC_ERR_INJECT_2_LEN              2
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_SBM_ECC_ERR_INJECT_2_OFFSET           14
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_PCPL_SBM_ECC_ERR_INJECT_2_LEN             2
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_PCPL_SBM_ECC_ERR_INJECT_2_OFFSET          12
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NP_HDR_ADDR_SRAM_ECC_ERR_INJECT_2_LEN     2
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NP_HDR_ADDR_SRAM_ECC_ERR_INJECT_2_OFFSET  10
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_P_HDR_ADDR_SRAM_ECC_ERR_INJECT_2_LEN      2
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_P_HDR_ADDR_SRAM_ECC_ERR_INJECT_2_OFFSET   8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_SRAM_ECC_ERR_INJECT_RESERVED_2_LEN        2
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_SRAM_ECC_ERR_INJECT_RESERVED_2_OFFSET     6
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NP_HDR_ATTR_SRAM_ECC_ERR_INJECT_2_LEN     2
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NP_HDR_ATTR_SRAM_ECC_ERR_INJECT_2_OFFSET  4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_P_HDR_ATTR_SRAM_ECC_ERR_INJECT_2_LEN      2
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_P_HDR_ATTR_SRAM_ECC_ERR_INJECT_2_OFFSET   2
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_CPL_HDR_ATTR_SRAM_ECC_ERR_INJECT_2_LEN    2
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_CPL_HDR_ATTR_SRAM_ECC_ERR_INJECT_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_ATOMIC_BLK_MODE_0_LEN      2
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_ATOMIC_BLK_MODE_0_OFFSET   4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_SBM_PORT_ARB_MODE_0_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_SBM_PORT_ARB_MODE_0_OFFSET 3
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_RESP_ERR_RESP_UR_0_LEN     1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_RESP_ERR_RESP_UR_0_OFFSET  2
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_TLB_ABORT_RESP_UR_0_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_TLB_ABORT_RESP_UR_0_OFFSET 1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_GEN_CPL_ARB_MODE_0_LEN         1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_GEN_CPL_ARB_MODE_0_OFFSET      0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_ATOMIC_BLK_MODE_1_LEN      2
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_ATOMIC_BLK_MODE_1_OFFSET   4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_SBM_PORT_ARB_MODE_1_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_SBM_PORT_ARB_MODE_1_OFFSET 3
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_RESP_ERR_RESP_UR_1_LEN     1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_RESP_ERR_RESP_UR_1_OFFSET  2
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_TLB_ABORT_RESP_UR_1_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_TLB_ABORT_RESP_UR_1_OFFSET 1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_GEN_CPL_ARB_MODE_1_LEN         1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_GEN_CPL_ARB_MODE_1_OFFSET      0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_ATOMIC_BLK_MODE_2_LEN      2
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_ATOMIC_BLK_MODE_2_OFFSET   4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_SBM_PORT_ARB_MODE_2_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_SBM_PORT_ARB_MODE_2_OFFSET 3
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_RESP_ERR_RESP_UR_2_LEN     1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_RESP_ERR_RESP_UR_2_OFFSET  2
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_TLB_ABORT_RESP_UR_2_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_TLB_ABORT_RESP_UR_2_OFFSET 1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_GEN_CPL_ARB_MODE_2_LEN         1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_GEN_CPL_ARB_MODE_2_OFFSET      0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_PORT14_BUF_THRES_0_LEN    4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_PORT14_BUF_THRES_0_OFFSET 28
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_PORT12_BUF_THRES_0_LEN    4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_PORT12_BUF_THRES_0_OFFSET 24
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_PORT10_BUF_THRES_0_LEN    4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_PORT10_BUF_THRES_0_OFFSET 20
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_PORT8_BUF_THRES_0_LEN     4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_PORT8_BUF_THRES_0_OFFSET  16
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_PORT6_BUF_THRES_0_LEN     4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_PORT6_BUF_THRES_0_OFFSET  12
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_PORT4_BUF_THRES_0_LEN     4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_PORT4_BUF_THRES_0_OFFSET  8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_PORT2_BUF_THRES_0_LEN     4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_PORT2_BUF_THRES_0_OFFSET  4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_PORT0_BUF_THRES_0_LEN     4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_PORT0_BUF_THRES_0_OFFSET  0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_PORT14_BUF_THRES_1_LEN    4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_PORT14_BUF_THRES_1_OFFSET 28
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_PORT12_BUF_THRES_1_LEN    4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_PORT12_BUF_THRES_1_OFFSET 24
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_PORT10_BUF_THRES_1_LEN    4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_PORT10_BUF_THRES_1_OFFSET 20
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_PORT8_BUF_THRES_1_LEN     4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_PORT8_BUF_THRES_1_OFFSET  16
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_PORT6_BUF_THRES_1_LEN     4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_PORT6_BUF_THRES_1_OFFSET  12
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_PORT4_BUF_THRES_1_LEN     4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_PORT4_BUF_THRES_1_OFFSET  8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_PORT2_BUF_THRES_1_LEN     4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_PORT2_BUF_THRES_1_OFFSET  4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_PORT0_BUF_THRES_1_LEN     4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_PORT0_BUF_THRES_1_OFFSET  0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_PORT14_BUF_THRES_2_LEN    4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_PORT14_BUF_THRES_2_OFFSET 28
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_PORT12_BUF_THRES_2_LEN    4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_PORT12_BUF_THRES_2_OFFSET 24
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_PORT10_BUF_THRES_2_LEN    4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_PORT10_BUF_THRES_2_OFFSET 20
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_PORT8_BUF_THRES_2_LEN     4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_PORT8_BUF_THRES_2_OFFSET  16
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_PORT6_BUF_THRES_2_LEN     4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_PORT6_BUF_THRES_2_OFFSET  12
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_PORT4_BUF_THRES_2_LEN     4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_PORT4_BUF_THRES_2_OFFSET  8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_PORT2_BUF_THRES_2_LEN     4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_PORT2_BUF_THRES_2_OFFSET  4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_PORT0_BUF_THRES_2_LEN     4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_PORT0_BUF_THRES_2_OFFSET  0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_AER_RPT_ADV_POST_0_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_AER_RPT_ADV_POST_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_AER_RPT_ADV_POST_1_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_AER_RPT_ADV_POST_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_AER_RPT_ADV_POST_2_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_AER_RPT_ADV_POST_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_SO_INTERLVED_MERGE_ENABLE_0_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_SO_INTERLVED_MERGE_ENABLE_0_OFFSET 1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_PQ_MERGE_ENABLE_0_LEN              1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_PQ_MERGE_ENABLE_0_OFFSET           0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_SO_INTERLVED_MERGE_ENABLE_1_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_SO_INTERLVED_MERGE_ENABLE_1_OFFSET 1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_PQ_MERGE_ENABLE_1_LEN              1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_PQ_MERGE_ENABLE_1_OFFSET           0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_SO_INTERLVED_MERGE_ENABLE_2_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_SO_INTERLVED_MERGE_ENABLE_2_OFFSET 1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_PQ_MERGE_ENABLE_2_LEN              1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_PQ_MERGE_ENABLE_2_OFFSET           0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_SET_7_0_LEN    4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_SET_7_0_OFFSET 28
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_SET_6_0_LEN    4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_SET_6_0_OFFSET 24
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_SET_5_0_LEN    4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_SET_5_0_OFFSET 20
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_SET_4_0_LEN    4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_SET_4_0_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_SET_3_0_LEN    4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_SET_3_0_OFFSET 12
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_SET_2_0_LEN    4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_SET_2_0_OFFSET 8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_SET_1_0_LEN    4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_SET_1_0_OFFSET 4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_SET_0_0_LEN    4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_SET_0_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_SET_7_1_LEN    4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_SET_7_1_OFFSET 28
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_SET_6_1_LEN    4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_SET_6_1_OFFSET 24
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_SET_5_1_LEN    4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_SET_5_1_OFFSET 20
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_SET_4_1_LEN    4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_SET_4_1_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_SET_3_1_LEN    4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_SET_3_1_OFFSET 12
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_SET_2_1_LEN    4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_SET_2_1_OFFSET 8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_SET_1_1_LEN    4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_SET_1_1_OFFSET 4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_SET_0_1_LEN    4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_SET_0_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_SET_7_2_LEN    4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_SET_7_2_OFFSET 28
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_SET_6_2_LEN    4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_SET_6_2_OFFSET 24
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_SET_5_2_LEN    4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_SET_5_2_OFFSET 20
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_SET_4_2_LEN    4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_SET_4_2_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_SET_3_2_LEN    4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_SET_3_2_OFFSET 12
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_SET_2_2_LEN    4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_SET_2_2_OFFSET 8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_SET_1_2_LEN    4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_SET_1_2_OFFSET 4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_SET_0_2_LEN    4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_SET_0_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_OSTD_LIMIT_EN_0_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_OSTD_LIMIT_EN_0_OFFSET 4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_OSTD_NUM_0_LEN         4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_OSTD_NUM_0_OFFSET      0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_OSTD_LIMIT_EN_1_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_OSTD_LIMIT_EN_1_OFFSET 4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_OSTD_NUM_1_LEN         4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_OSTD_NUM_1_OFFSET      0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_OSTD_LIMIT_EN_2_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_OSTD_LIMIT_EN_2_OFFSET 4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_OSTD_NUM_2_LEN         4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_OSTD_NUM_2_OFFSET      0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_HASH_KEY_LOW_0_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_HASH_KEY_LOW_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_HASH_KEY_LOW_1_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_HASH_KEY_LOW_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_HASH_KEY_LOW_2_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_HASH_KEY_LOW_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_HASH_KEY_HIGH_0_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_HASH_KEY_HIGH_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_HASH_KEY_HIGH_1_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_HASH_KEY_HIGH_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_HASH_KEY_HIGH_2_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_HASH_KEY_HIGH_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_SET_MODE_0_LEN    8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_SET_MODE_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_SET_MODE_1_LEN    8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_SET_MODE_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_SET_MODE_2_LEN    8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SO_SET_MODE_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_PQ_BLOCK_THRESHOLD_0_LEN      8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_PQ_BLOCK_THRESHOLD_0_OFFSET   16
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_CPLQ_BLOCK_THRESHOLD_0_LEN    8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_CPLQ_BLOCK_THRESHOLD_0_OFFSET 8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_NPQ_BLOCK_THRESHOLD_0_LEN     8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_NPQ_BLOCK_THRESHOLD_0_OFFSET  0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_PQ_BLOCK_THRESHOLD_1_LEN      8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_PQ_BLOCK_THRESHOLD_1_OFFSET   16
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_CPLQ_BLOCK_THRESHOLD_1_LEN    8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_CPLQ_BLOCK_THRESHOLD_1_OFFSET 8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_NPQ_BLOCK_THRESHOLD_1_LEN     8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_NPQ_BLOCK_THRESHOLD_1_OFFSET  0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_PQ_BLOCK_THRESHOLD_2_LEN      8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_PQ_BLOCK_THRESHOLD_2_OFFSET   16
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_CPLQ_BLOCK_THRESHOLD_2_LEN    8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_CPLQ_BLOCK_THRESHOLD_2_OFFSET 8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_NPQ_BLOCK_THRESHOLD_2_LEN     8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_NPQ_BLOCK_THRESHOLD_2_OFFSET  0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_CPL_SBM_FREE_THRESHOLD_0_LEN       8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_CPL_SBM_FREE_THRESHOLD_0_OFFSET    24
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SBM_PFULL_CLEAR_THRESHOLD_0_LEN    8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SBM_PFULL_CLEAR_THRESHOLD_0_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SBM_PFULL_HIGH_THRESHOLD_0_LEN     8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SBM_PFULL_HIGH_THRESHOLD_0_OFFSET  8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SBM_PFULL_LOW_THRESHOLD_0_LEN      8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SBM_PFULL_LOW_THRESHOLD_0_OFFSET   0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_CPL_SBM_FREE_THRESHOLD_1_LEN       8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_CPL_SBM_FREE_THRESHOLD_1_OFFSET    24
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SBM_PFULL_CLEAR_THRESHOLD_1_LEN    8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SBM_PFULL_CLEAR_THRESHOLD_1_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SBM_PFULL_HIGH_THRESHOLD_1_LEN     8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SBM_PFULL_HIGH_THRESHOLD_1_OFFSET  8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SBM_PFULL_LOW_THRESHOLD_1_LEN      8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SBM_PFULL_LOW_THRESHOLD_1_OFFSET   0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_CPL_SBM_FREE_THRESHOLD_2_LEN       8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_CPL_SBM_FREE_THRESHOLD_2_OFFSET    24
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SBM_PFULL_CLEAR_THRESHOLD_2_LEN    8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SBM_PFULL_CLEAR_THRESHOLD_2_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SBM_PFULL_HIGH_THRESHOLD_2_LEN     8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SBM_PFULL_HIGH_THRESHOLD_2_OFFSET  8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SBM_PFULL_LOW_THRESHOLD_2_LEN      8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_IB_ODR_SBM_PFULL_LOW_THRESHOLD_2_OFFSET   0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_BW_CAL_EN_0_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_BW_CAL_EN_0_OFFSET 1
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_BW_CAL_EN_0_LEN      1
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_BW_CAL_EN_0_OFFSET   0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_BW_CAL_EN_1_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_BW_CAL_EN_1_OFFSET 1
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_BW_CAL_EN_1_LEN      1
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_BW_CAL_EN_1_OFFSET   0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_BW_CAL_EN_2_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_BW_CAL_EN_2_OFFSET 1
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_BW_CAL_EN_2_LEN      1
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_BW_CAL_EN_2_OFFSET   0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_BW_CAL_CLR_0_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_BW_CAL_CLR_0_OFFSET 1
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_BW_CAL_CLR_0_LEN      1
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_BW_CAL_CLR_0_OFFSET   0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_BW_CAL_CLR_1_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_BW_CAL_CLR_1_OFFSET 1
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_BW_CAL_CLR_1_LEN      1
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_BW_CAL_CLR_1_OFFSET   0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_BW_CAL_CLR_2_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_BW_CAL_CLR_2_OFFSET 1
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_BW_CAL_CLR_2_LEN      1
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_BW_CAL_CLR_2_OFFSET   0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_GEN_CPL_STAT_PORT_0_LEN        4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_GEN_CPL_STAT_PORT_0_OFFSET     4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_GEN_CPL_STAT_PORT_SEL_0_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_GEN_CPL_STAT_PORT_SEL_0_OFFSET 1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_GEN_CPL_STAT_EN_0_LEN          1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_GEN_CPL_STAT_EN_0_OFFSET       0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_GEN_CPL_STAT_PORT_1_LEN        4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_GEN_CPL_STAT_PORT_1_OFFSET     4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_GEN_CPL_STAT_PORT_SEL_1_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_GEN_CPL_STAT_PORT_SEL_1_OFFSET 1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_GEN_CPL_STAT_EN_1_LEN          1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_GEN_CPL_STAT_EN_1_OFFSET       0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_GEN_CPL_STAT_PORT_2_LEN        4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_GEN_CPL_STAT_PORT_2_OFFSET     4
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_GEN_CPL_STAT_PORT_SEL_2_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_GEN_CPL_STAT_PORT_SEL_2_OFFSET 1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_GEN_CPL_STAT_EN_2_LEN          1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_GEN_CPL_STAT_EN_2_OFFSET       0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_SBM_RESP_ERR_MODE_0_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_SBM_RESP_ERR_MODE_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_SBM_RESP_ERR_MODE_1_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_SBM_RESP_ERR_MODE_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_SBM_RESP_ERR_MODE_2_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_NPQ_SBM_RESP_ERR_MODE_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL_RD_EN_0_LEN     1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL_RD_EN_0_OFFSET  9
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL_RD_IDX_0_LEN    9
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL_RD_IDX_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL_RD_EN_1_LEN     1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL_RD_EN_1_OFFSET  9
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL_RD_IDX_1_LEN    9
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL_RD_IDX_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL_RD_EN_2_LEN     1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL_RD_EN_2_OFFSET  9
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL_RD_IDX_2_LEN    9
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL_RD_IDX_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL_RD_VLD_0_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL_RD_VLD_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL_RD_VLD_1_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL_RD_VLD_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL_RD_VLD_2_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL_RD_VLD_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL_RD_DATA_0_0_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL_RD_DATA_0_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL_RD_DATA_0_1_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL_RD_DATA_0_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL_RD_DATA_0_2_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL_RD_DATA_0_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL_RD_DATA_1_0_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL_RD_DATA_1_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL_RD_DATA_1_1_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL_RD_DATA_1_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL_RD_DATA_1_2_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL_RD_DATA_1_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL_RD_DATA_2_0_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL_RD_DATA_2_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL_RD_DATA_2_1_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL_RD_DATA_2_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL_RD_DATA_2_2_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL_RD_DATA_2_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL_RD_DATA_3_0_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL_RD_DATA_3_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL_RD_DATA_3_1_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL_RD_DATA_3_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL_RD_DATA_3_2_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL_RD_DATA_3_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_EN_0_LEN     1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_EN_0_OFFSET  9
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_IDX_0_LEN    9
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_IDX_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_EN_1_LEN     1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_EN_1_OFFSET  9
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_IDX_1_LEN    9
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_IDX_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_EN_2_LEN     1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_EN_2_OFFSET  9
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_IDX_2_LEN    9
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_IDX_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_VLD_0_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_VLD_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_VLD_1_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_VLD_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_VLD_2_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_VLD_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_DATA_0_0_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_DATA_0_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_DATA_0_1_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_DATA_0_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_DATA_0_2_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_DATA_0_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_DATA_1_0_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_DATA_1_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_DATA_1_1_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_DATA_1_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_DATA_1_2_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_DATA_1_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_DATA_2_0_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_DATA_2_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_DATA_2_1_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_DATA_2_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_DATA_2_2_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_DATA_2_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_DATA_3_0_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_DATA_3_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_DATA_3_1_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_DATA_3_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_DATA_3_2_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_DATA_3_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_DATA_4_0_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_DATA_4_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_DATA_4_1_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_DATA_4_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_DATA_4_2_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_DATA_4_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_DATA_5_0_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_DATA_5_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_DATA_5_1_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_DATA_5_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_DATA_5_2_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_DATA_5_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_DATA_6_0_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_DATA_6_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_DATA_6_1_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_DATA_6_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_DATA_6_2_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_DATA_6_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_DATA_7_0_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_DATA_7_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_DATA_7_1_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_DATA_7_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_DATA_7_2_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_HDR_BUF_RD_DATA_7_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL_RO_SEL_0_LEN    2
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL_RO_SEL_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL_RO_SEL_1_LEN    2
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL_RO_SEL_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL_RO_SEL_2_LEN    2
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL_RO_SEL_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL0_RO_0_0_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL0_RO_0_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL0_RO_0_1_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL0_RO_0_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL0_RO_0_2_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL0_RO_0_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL0_RO_1_0_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL0_RO_1_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL0_RO_1_1_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL0_RO_1_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL0_RO_1_2_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL0_RO_1_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL1_RO_0_0_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL1_RO_0_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL1_RO_0_1_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL1_RO_0_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL1_RO_0_2_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL1_RO_0_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL1_RO_1_0_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL1_RO_1_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL1_RO_1_1_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL1_RO_1_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL1_RO_1_2_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL1_RO_1_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL2_RO_0_0_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL2_RO_0_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL2_RO_0_1_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL2_RO_0_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL2_RO_0_2_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL2_RO_0_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL2_RO_1_0_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL2_RO_1_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL2_RO_1_1_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL2_RO_1_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL2_RO_1_2_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL2_RO_1_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL3_RO_0_0_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL3_RO_0_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL3_RO_0_1_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL3_RO_0_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL3_RO_0_2_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL3_RO_0_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL3_RO_1_0_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL3_RO_1_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL3_RO_1_1_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL3_RO_1_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL3_RO_1_2_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_TBL3_RO_1_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_NP_HDR_BUF_RO_0_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_NP_HDR_BUF_RO_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_NP_HDR_BUF_RO_1_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_NP_HDR_BUF_RO_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_NP_HDR_BUF_RO_2_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_NP_HDR_BUF_RO_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_P_HDR_BUF_RO_0_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_P_HDR_BUF_RO_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_P_HDR_BUF_RO_1_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_P_HDR_BUF_RO_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_P_HDR_BUF_RO_2_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_P_HDR_BUF_RO_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_CPL_HDR_BUF_RO_0_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_CPL_HDR_BUF_RO_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_CPL_HDR_BUF_RO_1_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_CPL_HDR_BUF_RO_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_CPL_HDR_BUF_RO_2_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_CPL_HDR_BUF_RO_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SBM_RO_0_0_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SBM_RO_0_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SBM_RO_0_1_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SBM_RO_0_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SBM_RO_0_2_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SBM_RO_0_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SBM_RO_1_0_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SBM_RO_1_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SBM_RO_1_1_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SBM_RO_1_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SBM_RO_1_2_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SBM_RO_1_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_RO_0_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_RO_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_RO_1_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_RO_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_RO_2_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_RO_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_RO_0_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_RO_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_RO_1_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_RO_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_RO_2_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_RO_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_ODR_PORT_IDLE_STATUS_0_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_ODR_PORT_IDLE_STATUS_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_ODR_PORT_IDLE_STATUS_1_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_ODR_PORT_IDLE_STATUS_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_ODR_PORT_IDLE_STATUS_2_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_ODR_PORT_IDLE_STATUS_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_MAX_BW_0_0_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_MAX_BW_0_0_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_AVA_BW_0_0_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_AVA_BW_0_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_MAX_BW_0_1_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_MAX_BW_0_1_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_AVA_BW_0_1_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_AVA_BW_0_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_MAX_BW_0_2_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_MAX_BW_0_2_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_AVA_BW_0_2_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_AVA_BW_0_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_MAX_BW_1_0_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_MAX_BW_1_0_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_AVA_BW_1_0_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_AVA_BW_1_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_MAX_BW_1_1_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_MAX_BW_1_1_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_AVA_BW_1_1_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_AVA_BW_1_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_MAX_BW_1_2_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_MAX_BW_1_2_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_AVA_BW_1_2_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_AVA_BW_1_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_MAX_BW_2_0_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_MAX_BW_2_0_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_AVA_BW_2_0_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_AVA_BW_2_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_MAX_BW_2_1_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_MAX_BW_2_1_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_AVA_BW_2_1_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_AVA_BW_2_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_MAX_BW_2_2_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_MAX_BW_2_2_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_AVA_BW_2_2_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_AVA_BW_2_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_MAX_BW_3_0_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_MAX_BW_3_0_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_AVA_BW_3_0_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_AVA_BW_3_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_MAX_BW_3_1_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_MAX_BW_3_1_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_AVA_BW_3_1_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_AVA_BW_3_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_MAX_BW_3_2_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_MAX_BW_3_2_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_AVA_BW_3_2_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_AVA_BW_3_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_MAX_BW_4_0_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_MAX_BW_4_0_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_AVA_BW_4_0_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_AVA_BW_4_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_MAX_BW_4_1_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_MAX_BW_4_1_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_AVA_BW_4_1_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_AVA_BW_4_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_MAX_BW_4_2_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_MAX_BW_4_2_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_AVA_BW_4_2_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_AVA_BW_4_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_MAX_BW_5_0_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_MAX_BW_5_0_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_AVA_BW_5_0_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_AVA_BW_5_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_MAX_BW_5_1_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_MAX_BW_5_1_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_AVA_BW_5_1_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_AVA_BW_5_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_MAX_BW_5_2_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_MAX_BW_5_2_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_AVA_BW_5_2_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_AVA_BW_5_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_MAX_BW_6_0_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_MAX_BW_6_0_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_AVA_BW_6_0_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_AVA_BW_6_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_MAX_BW_6_1_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_MAX_BW_6_1_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_AVA_BW_6_1_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_AVA_BW_6_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_MAX_BW_6_2_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_MAX_BW_6_2_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_AVA_BW_6_2_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_AVA_BW_6_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_MAX_BW_7_0_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_MAX_BW_7_0_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_AVA_BW_7_0_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_AVA_BW_7_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_MAX_BW_7_1_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_MAX_BW_7_1_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_AVA_BW_7_1_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_AVA_BW_7_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_MAX_BW_7_2_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_MAX_BW_7_2_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_AVA_BW_7_2_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_PQ_DISP_AVA_BW_7_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_MAX_BW_0_0_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_MAX_BW_0_0_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_AVA_BW_0_0_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_AVA_BW_0_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_MAX_BW_0_1_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_MAX_BW_0_1_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_AVA_BW_0_1_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_AVA_BW_0_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_MAX_BW_0_2_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_MAX_BW_0_2_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_AVA_BW_0_2_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_AVA_BW_0_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_MAX_BW_1_0_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_MAX_BW_1_0_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_AVA_BW_1_0_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_AVA_BW_1_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_MAX_BW_1_1_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_MAX_BW_1_1_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_AVA_BW_1_1_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_AVA_BW_1_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_MAX_BW_1_2_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_MAX_BW_1_2_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_AVA_BW_1_2_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_AVA_BW_1_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_MAX_BW_2_0_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_MAX_BW_2_0_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_AVA_BW_2_0_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_AVA_BW_2_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_MAX_BW_2_1_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_MAX_BW_2_1_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_AVA_BW_2_1_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_AVA_BW_2_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_MAX_BW_2_2_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_MAX_BW_2_2_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_AVA_BW_2_2_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_AVA_BW_2_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_MAX_BW_3_0_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_MAX_BW_3_0_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_AVA_BW_3_0_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_AVA_BW_3_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_MAX_BW_3_1_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_MAX_BW_3_1_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_AVA_BW_3_1_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_AVA_BW_3_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_MAX_BW_3_2_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_MAX_BW_3_2_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_AVA_BW_3_2_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_AVA_BW_3_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_MAX_BW_4_0_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_MAX_BW_4_0_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_AVA_BW_4_0_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_AVA_BW_4_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_MAX_BW_4_1_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_MAX_BW_4_1_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_AVA_BW_4_1_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_AVA_BW_4_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_MAX_BW_4_2_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_MAX_BW_4_2_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_AVA_BW_4_2_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_AVA_BW_4_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_MAX_BW_5_0_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_MAX_BW_5_0_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_AVA_BW_5_0_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_AVA_BW_5_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_MAX_BW_5_1_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_MAX_BW_5_1_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_AVA_BW_5_1_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_AVA_BW_5_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_MAX_BW_5_2_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_MAX_BW_5_2_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_AVA_BW_5_2_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_AVA_BW_5_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_MAX_BW_6_0_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_MAX_BW_6_0_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_AVA_BW_6_0_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_AVA_BW_6_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_MAX_BW_6_1_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_MAX_BW_6_1_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_AVA_BW_6_1_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_AVA_BW_6_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_MAX_BW_6_2_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_MAX_BW_6_2_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_AVA_BW_6_2_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_AVA_BW_6_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_MAX_BW_7_0_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_MAX_BW_7_0_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_AVA_BW_7_0_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_AVA_BW_7_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_MAX_BW_7_1_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_MAX_BW_7_1_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_AVA_BW_7_1_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_AVA_BW_7_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_MAX_BW_7_2_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_MAX_BW_7_2_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_AVA_BW_7_2_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_CPLQ_DISP_AVA_BW_7_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_NP_HDR_BUF_RC_0_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_NP_HDR_BUF_RC_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_NP_HDR_BUF_RC_1_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_NP_HDR_BUF_RC_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_NP_HDR_BUF_RC_2_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_NP_HDR_BUF_RC_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_P_HDR_BUF_RC_0_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_P_HDR_BUF_RC_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_P_HDR_BUF_RC_1_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_P_HDR_BUF_RC_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_P_HDR_BUF_RC_2_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_P_HDR_BUF_RC_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_CPL_HDR_BUF_RC_0_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_CPL_HDR_BUF_RC_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_CPL_HDR_BUF_RC_1_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_CPL_HDR_BUF_RC_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_CPL_HDR_BUF_RC_2_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_CPL_HDR_BUF_RC_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SBM_RC_0_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SBM_RC_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SBM_RC_1_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SBM_RC_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SBM_RC_2_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SBM_RC_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_AER_RPT_EP_PL_0_0_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_AER_RPT_EP_PL_0_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_AER_RPT_EP_PL_0_1_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_AER_RPT_EP_PL_0_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_AER_RPT_EP_PL_0_2_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_AER_RPT_EP_PL_0_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_AER_RPT_EP_PL_1_0_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_AER_RPT_EP_PL_1_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_AER_RPT_EP_PL_1_1_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_AER_RPT_EP_PL_1_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_AER_RPT_EP_PL_1_2_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_AER_RPT_EP_PL_1_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_SRAM_ECC_STS_CLR_0_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_SRAM_ECC_STS_CLR_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_SRAM_ECC_STS_CLR_1_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_SRAM_ECC_STS_CLR_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_SRAM_ECC_STS_CLR_2_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_SRAM_ECC_STS_CLR_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_SRAM_ECC_STS_PCPLQ_SBM_0_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_SRAM_ECC_STS_PCPLQ_SBM_0_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_SRAM_ECC_STS_NPQ_SBM_0_LEN      16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_SRAM_ECC_STS_NPQ_SBM_0_OFFSET   0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_SRAM_ECC_STS_PCPLQ_SBM_1_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_SRAM_ECC_STS_PCPLQ_SBM_1_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_SRAM_ECC_STS_NPQ_SBM_1_LEN      16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_SRAM_ECC_STS_NPQ_SBM_1_OFFSET   0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_SRAM_ECC_STS_PCPLQ_SBM_2_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_SRAM_ECC_STS_PCPLQ_SBM_2_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_SRAM_ECC_STS_NPQ_SBM_2_LEN      16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_SRAM_ECC_STS_NPQ_SBM_2_OFFSET   0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_SRAM_ECC_STS_NPQ_ATTR_BUF_0_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_SRAM_ECC_STS_NPQ_ATTR_BUF_0_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_SRAM_ECC_STS_NPQ_ADDR_BUF_0_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_SRAM_ECC_STS_NPQ_ADDR_BUF_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_SRAM_ECC_STS_NPQ_ATTR_BUF_1_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_SRAM_ECC_STS_NPQ_ATTR_BUF_1_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_SRAM_ECC_STS_NPQ_ADDR_BUF_1_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_SRAM_ECC_STS_NPQ_ADDR_BUF_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_SRAM_ECC_STS_NPQ_ATTR_BUF_2_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_SRAM_ECC_STS_NPQ_ATTR_BUF_2_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_SRAM_ECC_STS_NPQ_ADDR_BUF_2_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_SRAM_ECC_STS_NPQ_ADDR_BUF_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_SRAM_ECC_STS_PQ_ATTR_BUF_0_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_SRAM_ECC_STS_PQ_ATTR_BUF_0_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_SRAM_ECC_STS_PQ_ADDR_BUF_0_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_SRAM_ECC_STS_PQ_ADDR_BUF_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_SRAM_ECC_STS_PQ_ATTR_BUF_1_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_SRAM_ECC_STS_PQ_ATTR_BUF_1_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_SRAM_ECC_STS_PQ_ADDR_BUF_1_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_SRAM_ECC_STS_PQ_ADDR_BUF_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_SRAM_ECC_STS_PQ_ATTR_BUF_2_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_SRAM_ECC_STS_PQ_ATTR_BUF_2_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_SRAM_ECC_STS_PQ_ADDR_BUF_2_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_SRAM_ECC_STS_PQ_ADDR_BUF_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_SRAM_ECC_CPLQ_ATTR_BUF_0_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_SRAM_ECC_CPLQ_ATTR_BUF_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_SRAM_ECC_CPLQ_ATTR_BUF_1_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_SRAM_ECC_CPLQ_ATTR_BUF_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_SRAM_ECC_CPLQ_ATTR_BUF_2_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_DFX_SRAM_ECC_CPLQ_ATTR_BUF_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_0_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_1_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_2_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_3_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_3_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_4_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_4_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_5_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_5_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_6_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_6_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_7_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_7_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_8_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_8_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_9_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_9_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_10_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_10_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_11_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_11_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_12_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_12_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_13_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_13_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_14_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_14_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_15_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_15_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_16_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_16_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_17_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_17_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_18_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_18_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_19_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_19_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_20_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_20_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_21_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_21_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_22_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_22_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_23_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_23_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_24_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_24_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_25_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_25_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_26_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_26_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_27_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_27_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_28_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_28_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_29_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_29_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_30_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_30_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_31_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_31_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_32_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_32_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_33_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_33_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_34_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_34_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_35_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_35_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_36_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_36_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_37_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_37_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_38_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_38_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_39_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_39_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_40_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_40_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_41_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_41_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_42_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_42_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_43_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_43_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_44_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_44_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_45_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_45_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_46_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_46_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_47_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_47_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_48_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_48_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_49_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_49_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_50_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_50_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_51_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_51_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_52_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_52_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_53_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_53_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_54_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_54_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_55_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_55_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_56_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_56_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_57_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_57_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_58_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_58_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_59_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_59_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_60_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_60_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_61_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_61_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_62_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_62_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_63_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_63_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_64_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_64_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_65_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_65_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_66_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_66_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_67_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_67_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_68_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_68_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_69_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_69_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_70_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_70_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_71_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_71_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_72_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_72_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_73_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_73_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_74_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_74_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_75_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_75_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_76_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_76_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_77_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_77_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_78_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_78_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_79_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_79_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_80_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_80_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_81_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_81_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_82_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_82_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_83_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_83_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_84_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_84_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_85_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_85_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_86_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_86_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_87_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_87_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_88_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_88_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_89_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_89_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_90_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_90_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_91_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_91_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_92_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_92_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_93_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_93_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_94_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_94_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_95_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_95_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_96_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_96_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_97_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_97_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_98_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_98_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_99_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_99_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_100_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_100_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_101_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_101_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_102_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_102_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_103_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_103_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_104_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_104_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_105_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_105_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_106_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_106_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_107_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_QUEUE_DISP_CNT_107_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_GEN_CPL_CNT_0_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_GEN_CPL_CNT_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_GEN_CPL_CNT_1_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_GEN_CPL_CNT_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_GEN_CPL_CNT_2_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_GEN_CPL_CNT_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_GEN_CPL_UR_CNT_0_LEN     8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_GEN_CPL_UR_CNT_0_OFFSET  16
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_GEN_CPL_CA_CNT_0_LEN     8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_GEN_CPL_CA_CNT_0_OFFSET  8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_GEN_CPL_ERR_CNT_0_LEN    8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_GEN_CPL_ERR_CNT_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_GEN_CPL_UR_CNT_1_LEN     8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_GEN_CPL_UR_CNT_1_OFFSET  16
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_GEN_CPL_CA_CNT_1_LEN     8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_GEN_CPL_CA_CNT_1_OFFSET  8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_GEN_CPL_ERR_CNT_1_LEN    8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_GEN_CPL_ERR_CNT_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_GEN_CPL_UR_CNT_2_LEN     8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_GEN_CPL_UR_CNT_2_OFFSET  16
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_GEN_CPL_CA_CNT_2_LEN     8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_GEN_CPL_CA_CNT_2_OFFSET  8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_GEN_CPL_ERR_CNT_2_LEN    8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_GEN_CPL_ERR_CNT_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_NPQ_TO_ODR_CNT_0_LEN     16
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_NPQ_TO_ODR_CNT_0_OFFSET  16
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_NPQ_TO_AXIM_CNT_0_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_NPQ_TO_AXIM_CNT_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_NPQ_TO_ODR_CNT_1_LEN     16
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_NPQ_TO_ODR_CNT_1_OFFSET  16
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_NPQ_TO_AXIM_CNT_1_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_NPQ_TO_AXIM_CNT_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_NPQ_TO_ODR_CNT_2_LEN     16
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_NPQ_TO_ODR_CNT_2_OFFSET  16
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_NPQ_TO_AXIM_CNT_2_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_NPQ_TO_AXIM_CNT_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_AER_RPT_P_UR_CNT_0_LEN     8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_AER_RPT_P_UR_CNT_0_OFFSET  24
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_AER_RPT_P_CA_CNT_0_LEN     8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_AER_RPT_P_CA_CNT_0_OFFSET  16
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_AER_RPT_NP_UR_CNT_0_LEN    8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_AER_RPT_NP_UR_CNT_0_OFFSET 8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_AER_RPT_NP_CA_CNT_0_LEN    8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_AER_RPT_NP_CA_CNT_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_AER_RPT_P_UR_CNT_1_LEN     8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_AER_RPT_P_UR_CNT_1_OFFSET  24
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_AER_RPT_P_CA_CNT_1_LEN     8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_AER_RPT_P_CA_CNT_1_OFFSET  16
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_AER_RPT_NP_UR_CNT_1_LEN    8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_AER_RPT_NP_UR_CNT_1_OFFSET 8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_AER_RPT_NP_CA_CNT_1_LEN    8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_AER_RPT_NP_CA_CNT_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_AER_RPT_P_UR_CNT_2_LEN     8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_AER_RPT_P_UR_CNT_2_OFFSET  24
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_AER_RPT_P_CA_CNT_2_LEN     8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_AER_RPT_P_CA_CNT_2_OFFSET  16
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_AER_RPT_NP_UR_CNT_2_LEN    8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_AER_RPT_NP_UR_CNT_2_OFFSET 8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_AER_RPT_NP_CA_CNT_2_LEN    8
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_AER_RPT_NP_CA_CNT_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SBM_CNT_0_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SBM_CNT_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SBM_CNT_1_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SBM_CNT_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SBM_CNT_2_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SBM_CNT_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SBM_CNT_3_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SBM_CNT_3_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SBM_CNT_4_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SBM_CNT_4_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SBM_CNT_5_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SBM_CNT_5_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SBM_CNT_6_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SBM_CNT_6_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SBM_CNT_7_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SBM_CNT_7_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SBM_CNT_8_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SBM_CNT_8_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SBM_CNT_9_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SBM_CNT_9_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SBM_CNT_10_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SBM_CNT_10_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SBM_CNT_11_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SBM_CNT_11_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_IB_MSI_HIT_CNT_0_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_IB_MSI_HIT_CNT_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_IB_MSI_HIT_CNT_1_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_IB_MSI_HIT_CNT_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_IB_MSI_HIT_CNT_2_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_IB_MSI_HIT_CNT_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_0_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_1_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_2_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_3_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_3_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_4_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_4_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_5_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_5_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_6_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_6_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_7_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_7_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_8_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_8_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_9_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_9_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_10_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_10_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_11_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_11_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_12_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_12_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_13_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_13_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_14_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_14_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_15_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_15_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_16_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_16_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_17_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_17_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_18_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_18_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_19_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_19_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_20_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_20_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_21_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_21_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_22_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_22_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_23_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_23_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_24_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_24_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_25_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_25_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_26_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_26_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_27_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_27_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_28_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_28_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_29_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_29_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_30_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_30_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_31_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_31_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_32_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_32_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_33_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_33_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_34_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_34_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_35_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_35_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_36_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_36_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_37_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_37_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_38_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_38_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_39_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_39_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_40_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_40_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_41_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_41_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_42_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_42_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_43_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_43_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_44_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_44_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_45_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_45_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_46_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_46_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_47_LEN    32
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_PCPL_SEND_CNT_47_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_NPQ_SBM_STAT_CLEAR_0_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_NPQ_SBM_STAT_CLEAR_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_NPQ_SBM_STAT_CLEAR_1_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_NPQ_SBM_STAT_CLEAR_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_NPQ_SBM_STAT_CLEAR_2_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_NPQ_SBM_STAT_CLEAR_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_NPQ_GEN_CPL_BW_CURR_0_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_NPQ_GEN_CPL_BW_CURR_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_NPQ_GEN_CPL_BW_CURR_1_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_NPQ_GEN_CPL_BW_CURR_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_NPQ_GEN_CPL_BW_CURR_2_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_NPQ_GEN_CPL_BW_CURR_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_NPQ_GEN_CPL_BW_MAX_0_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_NPQ_GEN_CPL_BW_MAX_0_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_NPQ_GEN_CPL_BW_AVA_0_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_NPQ_GEN_CPL_BW_AVA_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_NPQ_GEN_CPL_BW_MAX_1_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_NPQ_GEN_CPL_BW_MAX_1_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_NPQ_GEN_CPL_BW_AVA_1_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_NPQ_GEN_CPL_BW_AVA_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_NPQ_GEN_CPL_BW_MAX_2_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_NPQ_GEN_CPL_BW_MAX_2_OFFSET 16
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_NPQ_GEN_CPL_BW_AVA_2_LEN    16
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_NPQ_GEN_CPL_BW_AVA_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_NPQ_SBM_STATE_0_LEN    17
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_NPQ_SBM_STATE_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_NPQ_SBM_STATE_1_LEN    17
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_NPQ_SBM_STATE_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_NPQ_SBM_STATE_2_LEN    17
#define HIPCIEC_AP_IOB_RX_ODR_REG_CFG_DFX_NPQ_SBM_STATE_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_SNAP_EN_0_LEN       1
#define HIPCIEC_AP_IOB_RX_ODR_REG_SNAP_EN_0_OFFSET    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CNT_CLR_CE_0_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CNT_CLR_CE_0_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_SNAP_EN_1_LEN       1
#define HIPCIEC_AP_IOB_RX_ODR_REG_SNAP_EN_1_OFFSET    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CNT_CLR_CE_1_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CNT_CLR_CE_1_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_SNAP_EN_2_LEN       1
#define HIPCIEC_AP_IOB_RX_ODR_REG_SNAP_EN_2_OFFSET    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CNT_CLR_CE_2_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_CNT_CLR_CE_2_OFFSET 0

#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_IB_ERR_TLP_RECEIVE_0_LEN          1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_IB_ERR_TLP_RECEIVE_0_OFFSET       29
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_AXI_ERR_BRESP_RECEIVE_0_LEN       1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_AXI_ERR_BRESP_RECEIVE_0_OFFSET    28
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_AXI_POISON_RDATA_RECEIVE_0_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_AXI_POISON_RDATA_RECEIVE_0_OFFSET 27
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_AXI_ERR_RRESP_RECEIVE_0_LEN       1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_AXI_ERR_RRESP_RECEIVE_0_OFFSET    26
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_CPLQ_POISON_RECEIVE_0_LEN         1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_CPLQ_POISON_RECEIVE_0_OFFSET      25
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_CPLQ_HED_ERR_RECEIVE_0_LEN        1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_CPLQ_HED_ERR_RECEIVE_0_OFFSET     24
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_CPLQ_DATA_ERR_RECEIVE_0_LEN       1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_CPLQ_DATA_ERR_RECEIVE_0_OFFSET    23
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_CPLQ_LEN_ERR_RECEIVE_0_LEN        1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_CPLQ_LEN_ERR_RECEIVE_0_OFFSET     22
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PQ_POISON_RECEIVE_0_LEN           1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PQ_POISON_RECEIVE_0_OFFSET        21
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PQ_HED_ERR_RECEIVE_0_LEN          1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PQ_HED_ERR_RECEIVE_0_OFFSET       20
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PQ_DATA_ERR_RECEIVE_0_LEN         1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PQ_DATA_ERR_RECEIVE_0_OFFSET      19
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PQ_LEN_ERR_RECEIVE_0_LEN          1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PQ_LEN_ERR_RECEIVE_0_OFFSET       18
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_POISON_RECEIVE_0_LEN          1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_POISON_RECEIVE_0_OFFSET       17
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_HED_ERR_RECEIVE_0_LEN         1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_HED_ERR_RECEIVE_0_OFFSET      16
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_DATA_ERR_RECEIVE_0_LEN        1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_DATA_ERR_RECEIVE_0_OFFSET     15
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_LEN_ERR_RECEIVE_0_LEN         1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_LEN_ERR_RECEIVE_0_OFFSET      14
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_CPLQ_ATTR_BUF_ECC_MULBIT_0_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_CPLQ_ATTR_BUF_ECC_MULBIT_0_OFFSET 13
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_CPLQ_ATTR_BUF_ECC_ONEBIT_0_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_CPLQ_ATTR_BUF_ECC_ONEBIT_0_OFFSET 12
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PQ_ATTR_BUF_ECC_MULBIT_0_LEN      1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PQ_ATTR_BUF_ECC_MULBIT_0_OFFSET   11
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PQ_ATTR_BUF_ECC_ONEBIT_0_LEN      1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PQ_ATTR_BUF_ECC_ONEBIT_0_OFFSET   10
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PQ_ADDR_BUF_ECC_MULBIT_0_LEN      1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PQ_ADDR_BUF_ECC_MULBIT_0_OFFSET   9
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PQ_ADDR_BUF_ECC_ONEBIT_0_LEN      1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PQ_ADDR_BUF_ECC_ONEBIT_0_OFFSET   8
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_ATTR_BUF_ECC_MULBIT_0_LEN     1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_ATTR_BUF_ECC_MULBIT_0_OFFSET  7
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_ATTR_BUF_ECC_ONEBIT_0_LEN     1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_ATTR_BUF_ECC_ONEBIT_0_OFFSET  6
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_ADDR_BUF_ECC_MULBIT_0_LEN     1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_ADDR_BUF_ECC_MULBIT_0_OFFSET  5
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_ADDR_BUF_ECC_ONEBIT_0_LEN     1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_ADDR_BUF_ECC_ONEBIT_0_OFFSET  4
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PCPLQ_SBM_ECC_MULBIT_0_LEN        1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PCPLQ_SBM_ECC_MULBIT_0_OFFSET     3
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PCPLQ_SBM_ECC_ONEBIT_0_LEN        1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PCPLQ_SBM_ECC_ONEBIT_0_OFFSET     2
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_SBM_ECC_MULBIT_0_LEN          1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_SBM_ECC_MULBIT_0_OFFSET       1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_SBM_ECC_ONEBIT_0_LEN          1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_SBM_ECC_ONEBIT_0_OFFSET       0

#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_IB_ERR_TLP_RECEIVE_1_LEN          1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_IB_ERR_TLP_RECEIVE_1_OFFSET       29
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_AXI_ERR_BRESP_RECEIVE_1_LEN       1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_AXI_ERR_BRESP_RECEIVE_1_OFFSET    28
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_AXI_POISON_RDATA_RECEIVE_1_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_AXI_POISON_RDATA_RECEIVE_1_OFFSET 27
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_AXI_ERR_RRESP_RECEIVE_1_LEN       1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_AXI_ERR_RRESP_RECEIVE_1_OFFSET    26
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_CPLQ_POISON_RECEIVE_1_LEN         1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_CPLQ_POISON_RECEIVE_1_OFFSET      25
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_CPLQ_HED_ERR_RECEIVE_1_LEN        1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_CPLQ_HED_ERR_RECEIVE_1_OFFSET     24
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_CPLQ_DATA_ERR_RECEIVE_1_LEN       1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_CPLQ_DATA_ERR_RECEIVE_1_OFFSET    23
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_CPLQ_LEN_ERR_RECEIVE_1_LEN        1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_CPLQ_LEN_ERR_RECEIVE_1_OFFSET     22
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PQ_POISON_RECEIVE_1_LEN           1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PQ_POISON_RECEIVE_1_OFFSET        21
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PQ_HED_ERR_RECEIVE_1_LEN          1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PQ_HED_ERR_RECEIVE_1_OFFSET       20
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PQ_DATA_ERR_RECEIVE_1_LEN         1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PQ_DATA_ERR_RECEIVE_1_OFFSET      19
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PQ_LEN_ERR_RECEIVE_1_LEN          1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PQ_LEN_ERR_RECEIVE_1_OFFSET       18
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_POISON_RECEIVE_1_LEN          1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_POISON_RECEIVE_1_OFFSET       17
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_HED_ERR_RECEIVE_1_LEN         1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_HED_ERR_RECEIVE_1_OFFSET      16
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_DATA_ERR_RECEIVE_1_LEN        1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_DATA_ERR_RECEIVE_1_OFFSET     15
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_LEN_ERR_RECEIVE_1_LEN         1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_LEN_ERR_RECEIVE_1_OFFSET      14
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_CPLQ_ATTR_BUF_ECC_MULBIT_1_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_CPLQ_ATTR_BUF_ECC_MULBIT_1_OFFSET 13
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_CPLQ_ATTR_BUF_ECC_ONEBIT_1_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_CPLQ_ATTR_BUF_ECC_ONEBIT_1_OFFSET 12
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PQ_ATTR_BUF_ECC_MULBIT_1_LEN      1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PQ_ATTR_BUF_ECC_MULBIT_1_OFFSET   11
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PQ_ATTR_BUF_ECC_ONEBIT_1_LEN      1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PQ_ATTR_BUF_ECC_ONEBIT_1_OFFSET   10
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PQ_ADDR_BUF_ECC_MULBIT_1_LEN      1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PQ_ADDR_BUF_ECC_MULBIT_1_OFFSET   9
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PQ_ADDR_BUF_ECC_ONEBIT_1_LEN      1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PQ_ADDR_BUF_ECC_ONEBIT_1_OFFSET   8
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_ATTR_BUF_ECC_MULBIT_1_LEN     1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_ATTR_BUF_ECC_MULBIT_1_OFFSET  7
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_ATTR_BUF_ECC_ONEBIT_1_LEN     1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_ATTR_BUF_ECC_ONEBIT_1_OFFSET  6
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_ADDR_BUF_ECC_MULBIT_1_LEN     1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_ADDR_BUF_ECC_MULBIT_1_OFFSET  5
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_ADDR_BUF_ECC_ONEBIT_1_LEN     1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_ADDR_BUF_ECC_ONEBIT_1_OFFSET  4
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PCPLQ_SBM_ECC_MULBIT_1_LEN        1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PCPLQ_SBM_ECC_MULBIT_1_OFFSET     3
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PCPLQ_SBM_ECC_ONEBIT_1_LEN        1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PCPLQ_SBM_ECC_ONEBIT_1_OFFSET     2
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_SBM_ECC_MULBIT_1_LEN          1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_SBM_ECC_MULBIT_1_OFFSET       1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_SBM_ECC_ONEBIT_1_LEN          1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_SBM_ECC_ONEBIT_1_OFFSET       0

#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_IB_ERR_TLP_RECEIVE_2_LEN          1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_IB_ERR_TLP_RECEIVE_2_OFFSET       29
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_AXI_ERR_BRESP_RECEIVE_2_LEN       1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_AXI_ERR_BRESP_RECEIVE_2_OFFSET    28
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_AXI_POISON_RDATA_RECEIVE_2_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_AXI_POISON_RDATA_RECEIVE_2_OFFSET 27
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_AXI_ERR_RRESP_RECEIVE_2_LEN       1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_AXI_ERR_RRESP_RECEIVE_2_OFFSET    26
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_CPLQ_POISON_RECEIVE_2_LEN         1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_CPLQ_POISON_RECEIVE_2_OFFSET      25
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_CPLQ_HED_ERR_RECEIVE_2_LEN        1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_CPLQ_HED_ERR_RECEIVE_2_OFFSET     24
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_CPLQ_DATA_ERR_RECEIVE_2_LEN       1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_CPLQ_DATA_ERR_RECEIVE_2_OFFSET    23
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_CPLQ_LEN_ERR_RECEIVE_2_LEN        1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_CPLQ_LEN_ERR_RECEIVE_2_OFFSET     22
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PQ_POISON_RECEIVE_2_LEN           1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PQ_POISON_RECEIVE_2_OFFSET        21
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PQ_HED_ERR_RECEIVE_2_LEN          1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PQ_HED_ERR_RECEIVE_2_OFFSET       20
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PQ_DATA_ERR_RECEIVE_2_LEN         1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PQ_DATA_ERR_RECEIVE_2_OFFSET      19
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PQ_LEN_ERR_RECEIVE_2_LEN          1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PQ_LEN_ERR_RECEIVE_2_OFFSET       18
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_POISON_RECEIVE_2_LEN          1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_POISON_RECEIVE_2_OFFSET       17
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_HED_ERR_RECEIVE_2_LEN         1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_HED_ERR_RECEIVE_2_OFFSET      16
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_DATA_ERR_RECEIVE_2_LEN        1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_DATA_ERR_RECEIVE_2_OFFSET     15
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_LEN_ERR_RECEIVE_2_LEN         1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_LEN_ERR_RECEIVE_2_OFFSET      14
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_CPLQ_ATTR_BUF_ECC_MULBIT_2_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_CPLQ_ATTR_BUF_ECC_MULBIT_2_OFFSET 13
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_CPLQ_ATTR_BUF_ECC_ONEBIT_2_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_CPLQ_ATTR_BUF_ECC_ONEBIT_2_OFFSET 12
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PQ_ATTR_BUF_ECC_MULBIT_2_LEN      1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PQ_ATTR_BUF_ECC_MULBIT_2_OFFSET   11
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PQ_ATTR_BUF_ECC_ONEBIT_2_LEN      1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PQ_ATTR_BUF_ECC_ONEBIT_2_OFFSET   10
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PQ_ADDR_BUF_ECC_MULBIT_2_LEN      1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PQ_ADDR_BUF_ECC_MULBIT_2_OFFSET   9
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PQ_ADDR_BUF_ECC_ONEBIT_2_LEN      1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PQ_ADDR_BUF_ECC_ONEBIT_2_OFFSET   8
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_ATTR_BUF_ECC_MULBIT_2_LEN     1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_ATTR_BUF_ECC_MULBIT_2_OFFSET  7
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_ATTR_BUF_ECC_ONEBIT_2_LEN     1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_ATTR_BUF_ECC_ONEBIT_2_OFFSET  6
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_ADDR_BUF_ECC_MULBIT_2_LEN     1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_ADDR_BUF_ECC_MULBIT_2_OFFSET  5
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_ADDR_BUF_ECC_ONEBIT_2_LEN     1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_ADDR_BUF_ECC_ONEBIT_2_OFFSET  4
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PCPLQ_SBM_ECC_MULBIT_2_LEN        1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PCPLQ_SBM_ECC_MULBIT_2_OFFSET     3
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PCPLQ_SBM_ECC_ONEBIT_2_LEN        1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_PCPLQ_SBM_ECC_ONEBIT_2_OFFSET     2
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_SBM_ECC_MULBIT_2_LEN          1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_SBM_ECC_MULBIT_2_OFFSET       1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_SBM_ECC_ONEBIT_2_LEN          1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_SRC_NPQ_SBM_ECC_ONEBIT_2_OFFSET       0

#define HIPCIEC_AP_IOB_RX_ODR_REG_IB_ODR_INT_MASK_0_LEN                     2
#define HIPCIEC_AP_IOB_RX_ODR_REG_IB_ODR_INT_MASK_0_OFFSET                  30
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_IB_ERR_TLP_RECEIVE_0_LEN          1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_IB_ERR_TLP_RECEIVE_0_OFFSET       29
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_AXI_ERR_BRESP_RECEIVE_0_LEN       1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_AXI_ERR_BRESP_RECEIVE_0_OFFSET    28
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_AXI_POISON_RDATA_RECEIVE_0_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_AXI_POISON_RDATA_RECEIVE_0_OFFSET 27
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_AXI_ERR_RRESP_RECEIVE_0_LEN       1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_AXI_ERR_RRESP_RECEIVE_0_OFFSET    26
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_CPLQ_POISON_RECEIVE_0_LEN         1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_CPLQ_POISON_RECEIVE_0_OFFSET      25
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_CPLQ_HED_ERR_RECEIVE_0_LEN        1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_CPLQ_HED_ERR_RECEIVE_0_OFFSET     24
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_CPLQ_DATA_ERR_RECEIVE_0_LEN       1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_CPLQ_DATA_ERR_RECEIVE_0_OFFSET    23
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_CPLQ_LEN_ERR_RECEIVE_0_LEN        1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_CPLQ_LEN_ERR_RECEIVE_0_OFFSET     22
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PQ_POISON_RECEIVE_0_LEN           1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PQ_POISON_RECEIVE_0_OFFSET        21
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PQ_HED_ERR_RECEIVE_0_LEN          1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PQ_HED_ERR_RECEIVE_0_OFFSET       20
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PQ_DATA_ERR_RECEIVE_0_LEN         1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PQ_DATA_ERR_RECEIVE_0_OFFSET      19
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PQ_LEN_ERR_RECEIVE_0_LEN          1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PQ_LEN_ERR_RECEIVE_0_OFFSET       18
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_POISON_RECEIVE_0_LEN          1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_POISON_RECEIVE_0_OFFSET       17
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_HED_ERR_RECEIVE_0_LEN         1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_HED_ERR_RECEIVE_0_OFFSET      16
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_DATA_ERR_RECEIVE_0_LEN        1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_DATA_ERR_RECEIVE_0_OFFSET     15
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_LEN_ERR_RECEIVE_0_LEN         1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_LEN_ERR_RECEIVE_0_OFFSET      14
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_CPLQ_ATTR_BUF_ECC_MULBIT_0_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_CPLQ_ATTR_BUF_ECC_MULBIT_0_OFFSET 13
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_CPLQ_ATTR_BUF_ECC_ONEBIT_0_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_CPLQ_ATTR_BUF_ECC_ONEBIT_0_OFFSET 12
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PQ_ATTR_BUF_ECC_MULBIT_0_LEN      1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PQ_ATTR_BUF_ECC_MULBIT_0_OFFSET   11
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PQ_ATTR_BUF_ECC_ONEBIT_0_LEN      1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PQ_ATTR_BUF_ECC_ONEBIT_0_OFFSET   10
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PQ_ADDR_BUF_ECC_MULBIT_0_LEN      1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PQ_ADDR_BUF_ECC_MULBIT_0_OFFSET   9
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PQ_ADDR_BUF_ECC_ONEBIT_0_LEN      1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PQ_ADDR_BUF_ECC_ONEBIT_0_OFFSET   8
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_ATTR_BUF_ECC_MULBIT_0_LEN     1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_ATTR_BUF_ECC_MULBIT_0_OFFSET  7
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_ATTR_BUF_ECC_ONEBIT_0_LEN     1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_ATTR_BUF_ECC_ONEBIT_0_OFFSET  6
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_ADDR_BUF_ECC_MULBIT_0_LEN     1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_ADDR_BUF_ECC_MULBIT_0_OFFSET  5
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_ADDR_BUF_ECC_ONEBIT_0_LEN     1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_ADDR_BUF_ECC_ONEBIT_0_OFFSET  4
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PCPLQ_SBM_ECC_MULBIT_0_LEN        1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PCPLQ_SBM_ECC_MULBIT_0_OFFSET     3
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PCPLQ_SBM_ECC_ONEBIT_0_LEN        1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PCPLQ_SBM_ECC_ONEBIT_0_OFFSET     2
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_SBM_ECC_MULBIT_0_LEN          1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_SBM_ECC_MULBIT_0_OFFSET       1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_SBM_ECC_ONEBIT_0_LEN          1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_SBM_ECC_ONEBIT_0_OFFSET       0

#define HIPCIEC_AP_IOB_RX_ODR_REG_IB_ODR_INT_MASK_1_LEN                     2
#define HIPCIEC_AP_IOB_RX_ODR_REG_IB_ODR_INT_MASK_1_OFFSET                  30
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_IB_ERR_TLP_RECEIVE_1_LEN          1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_IB_ERR_TLP_RECEIVE_1_OFFSET       29
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_AXI_ERR_BRESP_RECEIVE_1_LEN       1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_AXI_ERR_BRESP_RECEIVE_1_OFFSET    28
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_AXI_POISON_RDATA_RECEIVE_1_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_AXI_POISON_RDATA_RECEIVE_1_OFFSET 27
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_AXI_ERR_RRESP_RECEIVE_1_LEN       1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_AXI_ERR_RRESP_RECEIVE_1_OFFSET    26
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_CPLQ_POISON_RECEIVE_1_LEN         1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_CPLQ_POISON_RECEIVE_1_OFFSET      25
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_CPLQ_HED_ERR_RECEIVE_1_LEN        1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_CPLQ_HED_ERR_RECEIVE_1_OFFSET     24
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_CPLQ_DATA_ERR_RECEIVE_1_LEN       1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_CPLQ_DATA_ERR_RECEIVE_1_OFFSET    23
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_CPLQ_LEN_ERR_RECEIVE_1_LEN        1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_CPLQ_LEN_ERR_RECEIVE_1_OFFSET     22
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PQ_POISON_RECEIVE_1_LEN           1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PQ_POISON_RECEIVE_1_OFFSET        21
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PQ_HED_ERR_RECEIVE_1_LEN          1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PQ_HED_ERR_RECEIVE_1_OFFSET       20
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PQ_DATA_ERR_RECEIVE_1_LEN         1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PQ_DATA_ERR_RECEIVE_1_OFFSET      19
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PQ_LEN_ERR_RECEIVE_1_LEN          1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PQ_LEN_ERR_RECEIVE_1_OFFSET       18
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_POISON_RECEIVE_1_LEN          1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_POISON_RECEIVE_1_OFFSET       17
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_HED_ERR_RECEIVE_1_LEN         1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_HED_ERR_RECEIVE_1_OFFSET      16
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_DATA_ERR_RECEIVE_1_LEN        1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_DATA_ERR_RECEIVE_1_OFFSET     15
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_LEN_ERR_RECEIVE_1_LEN         1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_LEN_ERR_RECEIVE_1_OFFSET      14
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_CPLQ_ATTR_BUF_ECC_MULBIT_1_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_CPLQ_ATTR_BUF_ECC_MULBIT_1_OFFSET 13
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_CPLQ_ATTR_BUF_ECC_ONEBIT_1_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_CPLQ_ATTR_BUF_ECC_ONEBIT_1_OFFSET 12
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PQ_ATTR_BUF_ECC_MULBIT_1_LEN      1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PQ_ATTR_BUF_ECC_MULBIT_1_OFFSET   11
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PQ_ATTR_BUF_ECC_ONEBIT_1_LEN      1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PQ_ATTR_BUF_ECC_ONEBIT_1_OFFSET   10
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PQ_ADDR_BUF_ECC_MULBIT_1_LEN      1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PQ_ADDR_BUF_ECC_MULBIT_1_OFFSET   9
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PQ_ADDR_BUF_ECC_ONEBIT_1_LEN      1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PQ_ADDR_BUF_ECC_ONEBIT_1_OFFSET   8
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_ATTR_BUF_ECC_MULBIT_1_LEN     1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_ATTR_BUF_ECC_MULBIT_1_OFFSET  7
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_ATTR_BUF_ECC_ONEBIT_1_LEN     1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_ATTR_BUF_ECC_ONEBIT_1_OFFSET  6
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_ADDR_BUF_ECC_MULBIT_1_LEN     1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_ADDR_BUF_ECC_MULBIT_1_OFFSET  5
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_ADDR_BUF_ECC_ONEBIT_1_LEN     1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_ADDR_BUF_ECC_ONEBIT_1_OFFSET  4
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PCPLQ_SBM_ECC_MULBIT_1_LEN        1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PCPLQ_SBM_ECC_MULBIT_1_OFFSET     3
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PCPLQ_SBM_ECC_ONEBIT_1_LEN        1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PCPLQ_SBM_ECC_ONEBIT_1_OFFSET     2
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_SBM_ECC_MULBIT_1_LEN          1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_SBM_ECC_MULBIT_1_OFFSET       1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_SBM_ECC_ONEBIT_1_LEN          1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_SBM_ECC_ONEBIT_1_OFFSET       0

#define HIPCIEC_AP_IOB_RX_ODR_REG_IB_ODR_INT_MASK_2_LEN                     2
#define HIPCIEC_AP_IOB_RX_ODR_REG_IB_ODR_INT_MASK_2_OFFSET                  30
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_IB_ERR_TLP_RECEIVE_2_LEN          1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_IB_ERR_TLP_RECEIVE_2_OFFSET       29
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_AXI_ERR_BRESP_RECEIVE_2_LEN       1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_AXI_ERR_BRESP_RECEIVE_2_OFFSET    28
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_AXI_POISON_RDATA_RECEIVE_2_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_AXI_POISON_RDATA_RECEIVE_2_OFFSET 27
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_AXI_ERR_RRESP_RECEIVE_2_LEN       1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_AXI_ERR_RRESP_RECEIVE_2_OFFSET    26
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_CPLQ_POISON_RECEIVE_2_LEN         1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_CPLQ_POISON_RECEIVE_2_OFFSET      25
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_CPLQ_HED_ERR_RECEIVE_2_LEN        1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_CPLQ_HED_ERR_RECEIVE_2_OFFSET     24
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_CPLQ_DATA_ERR_RECEIVE_2_LEN       1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_CPLQ_DATA_ERR_RECEIVE_2_OFFSET    23
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_CPLQ_LEN_ERR_RECEIVE_2_LEN        1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_CPLQ_LEN_ERR_RECEIVE_2_OFFSET     22
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PQ_POISON_RECEIVE_2_LEN           1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PQ_POISON_RECEIVE_2_OFFSET        21
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PQ_HED_ERR_RECEIVE_2_LEN          1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PQ_HED_ERR_RECEIVE_2_OFFSET       20
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PQ_DATA_ERR_RECEIVE_2_LEN         1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PQ_DATA_ERR_RECEIVE_2_OFFSET      19
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PQ_LEN_ERR_RECEIVE_2_LEN          1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PQ_LEN_ERR_RECEIVE_2_OFFSET       18
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_POISON_RECEIVE_2_LEN          1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_POISON_RECEIVE_2_OFFSET       17
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_HED_ERR_RECEIVE_2_LEN         1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_HED_ERR_RECEIVE_2_OFFSET      16
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_DATA_ERR_RECEIVE_2_LEN        1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_DATA_ERR_RECEIVE_2_OFFSET     15
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_LEN_ERR_RECEIVE_2_LEN         1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_LEN_ERR_RECEIVE_2_OFFSET      14
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_CPLQ_ATTR_BUF_ECC_MULBIT_2_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_CPLQ_ATTR_BUF_ECC_MULBIT_2_OFFSET 13
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_CPLQ_ATTR_BUF_ECC_ONEBIT_2_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_CPLQ_ATTR_BUF_ECC_ONEBIT_2_OFFSET 12
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PQ_ATTR_BUF_ECC_MULBIT_2_LEN      1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PQ_ATTR_BUF_ECC_MULBIT_2_OFFSET   11
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PQ_ATTR_BUF_ECC_ONEBIT_2_LEN      1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PQ_ATTR_BUF_ECC_ONEBIT_2_OFFSET   10
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PQ_ADDR_BUF_ECC_MULBIT_2_LEN      1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PQ_ADDR_BUF_ECC_MULBIT_2_OFFSET   9
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PQ_ADDR_BUF_ECC_ONEBIT_2_LEN      1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PQ_ADDR_BUF_ECC_ONEBIT_2_OFFSET   8
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_ATTR_BUF_ECC_MULBIT_2_LEN     1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_ATTR_BUF_ECC_MULBIT_2_OFFSET  7
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_ATTR_BUF_ECC_ONEBIT_2_LEN     1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_ATTR_BUF_ECC_ONEBIT_2_OFFSET  6
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_ADDR_BUF_ECC_MULBIT_2_LEN     1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_ADDR_BUF_ECC_MULBIT_2_OFFSET  5
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_ADDR_BUF_ECC_ONEBIT_2_LEN     1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_ADDR_BUF_ECC_ONEBIT_2_OFFSET  4
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PCPLQ_SBM_ECC_MULBIT_2_LEN        1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PCPLQ_SBM_ECC_MULBIT_2_OFFSET     3
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PCPLQ_SBM_ECC_ONEBIT_2_LEN        1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_PCPLQ_SBM_ECC_ONEBIT_2_OFFSET     2
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_SBM_ECC_MULBIT_2_LEN          1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_SBM_ECC_MULBIT_2_OFFSET       1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_SBM_ECC_ONEBIT_2_LEN          1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_MSK_NPQ_SBM_ECC_ONEBIT_2_OFFSET       0

#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_IB_ERR_TLP_RECEIVE_0_LEN          1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_IB_ERR_TLP_RECEIVE_0_OFFSET       29
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_AXI_ERR_BRESP_RECEIVE_0_LEN       1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_AXI_ERR_BRESP_RECEIVE_0_OFFSET    28
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_AXI_POISON_RDATA_RECEIVE_0_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_AXI_POISON_RDATA_RECEIVE_0_OFFSET 27
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_AXI_ERR_RRESP_RECEIVE_0_LEN       1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_AXI_ERR_RRESP_RECEIVE_0_OFFSET    26
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_CPLQ_POISON_RECEIVE_0_LEN         1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_CPLQ_POISON_RECEIVE_0_OFFSET      25
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_CPLQ_HED_ERR_RECEIVE_0_LEN        1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_CPLQ_HED_ERR_RECEIVE_0_OFFSET     24
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_CPLQ_DATA_ERR_RECEIVE_0_LEN       1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_CPLQ_DATA_ERR_RECEIVE_0_OFFSET    23
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_CPLQ_LEN_ERR_RECEIVE_0_LEN        1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_CPLQ_LEN_ERR_RECEIVE_0_OFFSET     22
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PQ_POISON_RECEIVE_0_LEN           1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PQ_POISON_RECEIVE_0_OFFSET        21
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PQ_HED_ERR_RECEIVE_0_LEN          1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PQ_HED_ERR_RECEIVE_0_OFFSET       20
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PQ_DATA_ERR_RECEIVE_0_LEN         1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PQ_DATA_ERR_RECEIVE_0_OFFSET      19
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PQ_LEN_ERR_RECEIVE_0_LEN          1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PQ_LEN_ERR_RECEIVE_0_OFFSET       18
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_POISON_RECEIVE_0_LEN          1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_POISON_RECEIVE_0_OFFSET       17
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_HED_ERR_RECEIVE_0_LEN         1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_HED_ERR_RECEIVE_0_OFFSET      16
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_DATA_ERR_RECEIVE_0_LEN        1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_DATA_ERR_RECEIVE_0_OFFSET     15
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_LEN_ERR_RECEIVE_0_LEN         1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_LEN_ERR_RECEIVE_0_OFFSET      14
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_CPLQ_ATTR_BUF_ECC_MULBIT_0_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_CPLQ_ATTR_BUF_ECC_MULBIT_0_OFFSET 13
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_CPLQ_ATTR_BUF_ECC_ONEBIT_0_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_CPLQ_ATTR_BUF_ECC_ONEBIT_0_OFFSET 12
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PQ_ATTR_BUF_ECC_MULBIT_0_LEN      1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PQ_ATTR_BUF_ECC_MULBIT_0_OFFSET   11
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PQ_ATTR_BUF_ECC_ONEBIT_0_LEN      1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PQ_ATTR_BUF_ECC_ONEBIT_0_OFFSET   10
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PQ_ADDR_BUF_ECC_MULBIT_0_LEN      1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PQ_ADDR_BUF_ECC_MULBIT_0_OFFSET   9
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PQ_ADDR_BUF_ECC_ONEBIT_0_LEN      1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PQ_ADDR_BUF_ECC_ONEBIT_0_OFFSET   8
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_ATTR_BUF_ECC_MULBIT_0_LEN     1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_ATTR_BUF_ECC_MULBIT_0_OFFSET  7
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_ATTR_BUF_ECC_ONEBIT_0_LEN     1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_ATTR_BUF_ECC_ONEBIT_0_OFFSET  6
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_ADDR_BUF_ECC_MULBIT_0_LEN     1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_ADDR_BUF_ECC_MULBIT_0_OFFSET  5
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_ADDR_BUF_ECC_ONEBIT_0_LEN     1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_ADDR_BUF_ECC_ONEBIT_0_OFFSET  4
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PCPLQ_SBM_ECC_MULBIT_0_LEN        1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PCPLQ_SBM_ECC_MULBIT_0_OFFSET     3
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PCPLQ_SBM_ECC_ONEBIT_0_LEN        1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PCPLQ_SBM_ECC_ONEBIT_0_OFFSET     2
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_SBM_ECC_MULBIT_0_LEN          1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_SBM_ECC_MULBIT_0_OFFSET       1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_SBM_ECC_ONEBIT_0_LEN          1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_SBM_ECC_ONEBIT_0_OFFSET       0

#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_IB_ERR_TLP_RECEIVE_1_LEN          1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_IB_ERR_TLP_RECEIVE_1_OFFSET       29
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_AXI_ERR_BRESP_RECEIVE_1_LEN       1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_AXI_ERR_BRESP_RECEIVE_1_OFFSET    28
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_AXI_POISON_RDATA_RECEIVE_1_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_AXI_POISON_RDATA_RECEIVE_1_OFFSET 27
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_AXI_ERR_RRESP_RECEIVE_1_LEN       1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_AXI_ERR_RRESP_RECEIVE_1_OFFSET    26
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_CPLQ_POISON_RECEIVE_1_LEN         1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_CPLQ_POISON_RECEIVE_1_OFFSET      25
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_CPLQ_HED_ERR_RECEIVE_1_LEN        1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_CPLQ_HED_ERR_RECEIVE_1_OFFSET     24
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_CPLQ_DATA_ERR_RECEIVE_1_LEN       1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_CPLQ_DATA_ERR_RECEIVE_1_OFFSET    23
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_CPLQ_LEN_ERR_RECEIVE_1_LEN        1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_CPLQ_LEN_ERR_RECEIVE_1_OFFSET     22
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PQ_POISON_RECEIVE_1_LEN           1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PQ_POISON_RECEIVE_1_OFFSET        21
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PQ_HED_ERR_RECEIVE_1_LEN          1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PQ_HED_ERR_RECEIVE_1_OFFSET       20
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PQ_DATA_ERR_RECEIVE_1_LEN         1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PQ_DATA_ERR_RECEIVE_1_OFFSET      19
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PQ_LEN_ERR_RECEIVE_1_LEN          1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PQ_LEN_ERR_RECEIVE_1_OFFSET       18
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_POISON_RECEIVE_1_LEN          1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_POISON_RECEIVE_1_OFFSET       17
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_HED_ERR_RECEIVE_1_LEN         1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_HED_ERR_RECEIVE_1_OFFSET      16
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_DATA_ERR_RECEIVE_1_LEN        1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_DATA_ERR_RECEIVE_1_OFFSET     15
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_LEN_ERR_RECEIVE_1_LEN         1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_LEN_ERR_RECEIVE_1_OFFSET      14
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_CPLQ_ATTR_BUF_ECC_MULBIT_1_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_CPLQ_ATTR_BUF_ECC_MULBIT_1_OFFSET 13
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_CPLQ_ATTR_BUF_ECC_ONEBIT_1_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_CPLQ_ATTR_BUF_ECC_ONEBIT_1_OFFSET 12
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PQ_ATTR_BUF_ECC_MULBIT_1_LEN      1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PQ_ATTR_BUF_ECC_MULBIT_1_OFFSET   11
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PQ_ATTR_BUF_ECC_ONEBIT_1_LEN      1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PQ_ATTR_BUF_ECC_ONEBIT_1_OFFSET   10
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PQ_ADDR_BUF_ECC_MULBIT_1_LEN      1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PQ_ADDR_BUF_ECC_MULBIT_1_OFFSET   9
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PQ_ADDR_BUF_ECC_ONEBIT_1_LEN      1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PQ_ADDR_BUF_ECC_ONEBIT_1_OFFSET   8
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_ATTR_BUF_ECC_MULBIT_1_LEN     1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_ATTR_BUF_ECC_MULBIT_1_OFFSET  7
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_ATTR_BUF_ECC_ONEBIT_1_LEN     1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_ATTR_BUF_ECC_ONEBIT_1_OFFSET  6
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_ADDR_BUF_ECC_MULBIT_1_LEN     1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_ADDR_BUF_ECC_MULBIT_1_OFFSET  5
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_ADDR_BUF_ECC_ONEBIT_1_LEN     1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_ADDR_BUF_ECC_ONEBIT_1_OFFSET  4
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PCPLQ_SBM_ECC_MULBIT_1_LEN        1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PCPLQ_SBM_ECC_MULBIT_1_OFFSET     3
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PCPLQ_SBM_ECC_ONEBIT_1_LEN        1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PCPLQ_SBM_ECC_ONEBIT_1_OFFSET     2
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_SBM_ECC_MULBIT_1_LEN          1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_SBM_ECC_MULBIT_1_OFFSET       1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_SBM_ECC_ONEBIT_1_LEN          1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_SBM_ECC_ONEBIT_1_OFFSET       0

#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_IB_ERR_TLP_RECEIVE_2_LEN          1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_IB_ERR_TLP_RECEIVE_2_OFFSET       29
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_AXI_ERR_BRESP_RECEIVE_2_LEN       1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_AXI_ERR_BRESP_RECEIVE_2_OFFSET    28
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_AXI_POISON_RDATA_RECEIVE_2_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_AXI_POISON_RDATA_RECEIVE_2_OFFSET 27
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_AXI_ERR_RRESP_RECEIVE_2_LEN       1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_AXI_ERR_RRESP_RECEIVE_2_OFFSET    26
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_CPLQ_POISON_RECEIVE_2_LEN         1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_CPLQ_POISON_RECEIVE_2_OFFSET      25
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_CPLQ_HED_ERR_RECEIVE_2_LEN        1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_CPLQ_HED_ERR_RECEIVE_2_OFFSET     24
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_CPLQ_DATA_ERR_RECEIVE_2_LEN       1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_CPLQ_DATA_ERR_RECEIVE_2_OFFSET    23
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_CPLQ_LEN_ERR_RECEIVE_2_LEN        1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_CPLQ_LEN_ERR_RECEIVE_2_OFFSET     22
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PQ_POISON_RECEIVE_2_LEN           1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PQ_POISON_RECEIVE_2_OFFSET        21
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PQ_HED_ERR_RECEIVE_2_LEN          1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PQ_HED_ERR_RECEIVE_2_OFFSET       20
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PQ_DATA_ERR_RECEIVE_2_LEN         1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PQ_DATA_ERR_RECEIVE_2_OFFSET      19
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PQ_LEN_ERR_RECEIVE_2_LEN          1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PQ_LEN_ERR_RECEIVE_2_OFFSET       18
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_POISON_RECEIVE_2_LEN          1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_POISON_RECEIVE_2_OFFSET       17
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_HED_ERR_RECEIVE_2_LEN         1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_HED_ERR_RECEIVE_2_OFFSET      16
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_DATA_ERR_RECEIVE_2_LEN        1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_DATA_ERR_RECEIVE_2_OFFSET     15
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_LEN_ERR_RECEIVE_2_LEN         1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_LEN_ERR_RECEIVE_2_OFFSET      14
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_CPLQ_ATTR_BUF_ECC_MULBIT_2_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_CPLQ_ATTR_BUF_ECC_MULBIT_2_OFFSET 13
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_CPLQ_ATTR_BUF_ECC_ONEBIT_2_LEN    1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_CPLQ_ATTR_BUF_ECC_ONEBIT_2_OFFSET 12
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PQ_ATTR_BUF_ECC_MULBIT_2_LEN      1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PQ_ATTR_BUF_ECC_MULBIT_2_OFFSET   11
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PQ_ATTR_BUF_ECC_ONEBIT_2_LEN      1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PQ_ATTR_BUF_ECC_ONEBIT_2_OFFSET   10
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PQ_ADDR_BUF_ECC_MULBIT_2_LEN      1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PQ_ADDR_BUF_ECC_MULBIT_2_OFFSET   9
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PQ_ADDR_BUF_ECC_ONEBIT_2_LEN      1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PQ_ADDR_BUF_ECC_ONEBIT_2_OFFSET   8
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_ATTR_BUF_ECC_MULBIT_2_LEN     1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_ATTR_BUF_ECC_MULBIT_2_OFFSET  7
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_ATTR_BUF_ECC_ONEBIT_2_LEN     1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_ATTR_BUF_ECC_ONEBIT_2_OFFSET  6
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_ADDR_BUF_ECC_MULBIT_2_LEN     1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_ADDR_BUF_ECC_MULBIT_2_OFFSET  5
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_ADDR_BUF_ECC_ONEBIT_2_LEN     1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_ADDR_BUF_ECC_ONEBIT_2_OFFSET  4
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PCPLQ_SBM_ECC_MULBIT_2_LEN        1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PCPLQ_SBM_ECC_MULBIT_2_OFFSET     3
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PCPLQ_SBM_ECC_ONEBIT_2_LEN        1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_PCPLQ_SBM_ECC_ONEBIT_2_OFFSET     2
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_SBM_ECC_MULBIT_2_LEN          1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_SBM_ECC_MULBIT_2_OFFSET       1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_SBM_ECC_ONEBIT_2_LEN          1
#define HIPCIEC_AP_IOB_RX_ODR_REG_INT_STS_NPQ_SBM_ECC_ONEBIT_2_OFFSET       0

#endif // __HIPCIEC_AP_IOB_RX_ODR_REG_REG_OFFSET_FIELD_H__
